Доставить в Belarus
Для лучшего опыта Получите приложение
RTL Modeling with SystemVerilog for Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design
SystemVerilog for Verification
The UVM Primer: A Step-by-Step Introduction to the Universal Verification Methodology
CREATESPACE RTL Modeling with SystemVerilog for Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design
TrustPilot
Мира Л.
3 недели назад
Викрам Д.
2 недели назад
Пошлины и налоги вкл.
with PRO Membership
30 днейдля пользователей членства PRO
15 днейбез членства
